杭州集成电路IC设计

将芯片系统架构转化为可制造的电路设计，运用Verilog/SystemVerilog与EDA工具链完成RTL编码、功能验证和时序分析，确保芯片在性能、功耗与面积（PPA）约束下实现功能正确并成功流片。