DRAM时序验证工程师

1.负责DRAM全局时序分析

2.负责基础Verilog验证分析

3.负责DRAM存储阵列外围电路设计

任职资格：

1.硕士及以上学历，有至少一年数字或模拟IC设计工程师工作经验，优秀应届毕业生也可，电子电机工程相关专业

2.擅长Digital circuit design、Post layout simulation skill、Cadence virtuoso ic5 or ic6、Finesim or Ultrasim、Cadence calibre、Verilog tools、Optional: StarRC